台积电宣布16奈米OIP 3套全新参考设计流程确立

2013-09-18 未知

      台积电宣布16奈米OIP 3套全新参考设计流程确立。
       台积电17日宣布,在开放创新平台(OIP)架构下成功推出3套全新经过矽晶验证的参考流程,协助客户实现16FinFET系统单晶片(SoC)与三维晶片堆叠封装设计;同时更可提供客户即时灵活、创新、客制化的设计生态环境进而提升未来行动与企业运算产品的效能。
       台积电16奈米制程开发马不停蹄,自今年4月与ARM共同宣布,完成首件采用16奈米FinFET制程ARM Cortex-A57处理器设计定案能进一步提升未来行动与企业运算产品的效能,包括高阶电脑、平板电脑与伺服器等具备高度运算应用的产品后,今天再度宣布推出16奈米的3套全新参考流程。台积电表示,电子设计自动化领导厂商与该公司已透过多种晶片测试载具合作开发并完成这些参考流程的验证。
       台积电研究发展副总经理侯永清指出,这些参考流程让设计人员能够立即采用台积公司的16FinFET制程技术进行设计,并且为发展穿透电晶体堆叠(TTS)技术的三维积体电路铺路。对于台积电及其开放创新平台设计生态环境夥伴而言,及早并完整地提供客户先进的矽晶片与生产技术着实是一项重大的里程碑。
       台积电16FinFET数位参考流程使用ARM CortexTM-A15多核心处理器做为验证载具,协助设计人员采用此项新技术克服与FinFET结构相关的挑战,包括复杂的三维电阻电容模型(3D RC Modeling)与量化元件宽度(Quantized Device Width)。
       台积电16FinFET客制化设计参考流程藉由解决在16FinFET制程下复杂度提升的挑战来协助客户实现客制化设计,并提供符合16奈米制造及可靠性之设计法则。